Introduction導論序論

1. Digital IC Design Flow1. 數位 IC 設計流程1. デジタル IC 設計フロー

1.1 The overall flow1.1 整體流程1.1 全体の流れ

1.2 Cell-based design flow1.2 Cell-based 設計流程1.2 セルベース設計フロー

Research steps: study reference ICs, model the algorithm (e.g. in C or MATLAB), write Verilog, then use CAD tools (simulator, synthesis, TetraMAX for ATPG) to reach your own IC. Verilog is the hub of the whole front end.研究的步驟：先研讀參考 IC，再用 C 或 MATLAB 把演算法模型化，接著寫 Verilog，最後用 CAD 工具（模擬器、合成工具、做 ATPG 的 TetraMAX）做出自己的 IC。Verilog 是整個前段流程的樞紐。研究の手順：まず参考となる IC を調べ、C や MATLAB でアルゴリズムをモデル化し、次に Verilog を書き、最後に CAD ツール（シミュレータ、合成ツール、ATPG 用の TetraMAX）を使って自分の IC に仕上げる。Verilog はフロントエンド全体の中心にある。

1.3 Behavioral model hierarchy1.3 行為模型的層次1.3 動作モデルの階層

Going down the list increases detail; going up increases behavioral abstraction.沿著表往下走，細節愈來愈多；往上走，行為的抽象程度愈來愈高。表を下へ行くほど詳細になり、上へ行くほど動作の抽象度が上がる。

1.4 Design model domains1.4 設計模型的三個領域1.4 設計モデルの領域

Moving down a column is synthesis (architecture → RTL → logic → layout); checking that each lower level matches the upper one is verification.在同一欄裡往下走就是合成（架構 → RTL → 邏輯 → 佈局）；確認下面一層與上面一層相符，則是驗證。同じ列を下へ進むことが合成（アーキテクチャ → RTL → 論理 → レイアウト）であり、下位の層が上位の層と一致するかを確かめることが検証である。

2. Hardware Description Languages and Basic Verilog2. 硬體描述語言與 Verilog 基礎2. ハードウェア記述言語と Verilog の基礎

2.1 Why use an HDL?2.1 為什麼要用 HDL？2.1 なぜ HDL を使うのか

• Hardware is becoming very difficult to design directly; an HDL makes it easier and cheaper to explore design options, reducing time and cost.硬體愈來愈難直接設計；用 HDL 來嘗試各種設計方案既容易又便宜，可以縮短時間、降低成本。ハードウェアを直接設計するのは年々難しくなっている。HDL を使えば設計案を試すことが容易かつ安価になり、時間とコストを減らせる。
• Features: high-level constructs; describes circuit connectivity; mixes levels of abstraction freely; one language for design, test and verification; functionality and timing (supports timing simulation); concurrency — unlike software, all parts execute in parallel.特性：具備高階的語法結構；能描述電路的連接關係；可自由混用不同抽象層次；設計、測試與驗證共用同一種語言；同時涵蓋功能與時序（支援時序模擬）；並行性 — 與軟體不同，所有部分同時執行。特徴：高水準な構文をもつ。回路の接続関係を記述できる。異なる抽象化レベルを自由に混在させられる。設計・テスト・検証を一つの言語で行える。機能とタイミングの両方を扱える（タイミングシミュレーションに対応）。並行性 — ソフトウェアと違い、すべての部分が並列に動作する。
• Other advantages: portable and readable; behavioral / RTL / structural styles; input to synthesis; structured methodology; rapid prototyping; a repository for IP.其他優點：可攜且易讀；支援行為／RTL／結構三種風格；可直接餵給合成工具；有結構化的方法論；適合快速建立原型；也是 IP 的儲存庫。その他の利点：移植性が高く読みやすい。動作記述／RTL／構造記述のスタイルを使い分けられる。合成ツールへの入力になる。構造化された方法論をもつ。ラピッドプロトタイピングに向く。IP の蓄積先にもなる。

2.2 Verilog vs VHDL2.2 Verilog 與 VHDL 的比較2.2 Verilog と VHDL

Both are equally effective — a matter of preference.兩者同樣有效，選哪一個只是偏好問題。どちらも同じように有効であり、好みの問題にすぎない。

2.3 Modules, nets and registers2.3 模組、net 與 register2.3 モジュール・net・register

• The module (module ... endmodule) is the basic building block. Modules are created by declaration, cannot be nested, and all run concurrently.模組（module ... endmodule）是最基本的建構單元。模組以宣告的方式建立，不能巢狀包在另一個模組裡，而且全部並行執行。モジュール（module ... endmodule）が基本の構成単位である。モジュールは宣言によって作られ、入れ子にはできず、すべて並行に動作する。
• Port modes: input, output, inout.埠的方向有三種：input、output、inout。ポートの方向は input、output、inout の 3 種類である。

module test (a, b, c, d);
  input  a, b;
  output c, d;
  wire   c, d;

  assign c = a | b;
  assign d = a & b;
endmodule

module test (a, b, c, d);
  input  a, b;
  output c, d;
  reg    c, d;

  always @ (a or b) begin   // sensitivity list
    c = a | b;
    d = a & b;
  end
endmodule

2.4 Four-value logic2.4 四值邏輯2.4 4 値論理

Values: 0, 1, x/X (unknown), z/Z (high impedance). Operators are defined on all four:四個值：0、1、x/X（未知）、z/Z（高阻抗）。所有運算子對這四個值都有定義：値は 0、1、x/X（不定）、z/Z（ハイインピーダンス）の 4 つ。演算子はこの 4 値すべてに対して定義されている：

2.5 Number representation2.5 數值表示法2.5 数値の表現

size = number of bits (decimal, optional); base: d/D, h/H, o/O, b/B. Shorter values are zero-extended on the left — or x/z-extended if the leftmost digit is x/z.size 是位元數（以十進位書寫，可省略）；基底可用 d/D、h/H、o/O、b/B。位數不足時，左邊補 0 — 若最左邊那個數字是 x 或 z，則改補 x 或 z。size はビット数（10 進で書き、省略可）。基数は d/D、h/H、o/O、b/B。桁が足りない場合は左側に 0 が拡張される — 最左の桁が x または z なら、x／z が拡張される。

3. Levels of Abstraction and Descriptive Styles3. 抽象層次與描述風格3. 抽象化レベルと記述スタイル

3.1 Levels and the three styles3.1 層次與三種描述風格3.1 レベルと 3 つの記述スタイル

3.2 One full adder, three styles3.2 同一個全加器，三種寫法3.2 同じ全加算器を 3 つのスタイルで

module fa_bhv (S, CO, A, B, CI);
  output S, CO;
  input  A, B, CI;
  reg    S, CO;   // hold values between events

  always @ (A or B or CI)
    begin         // procedural assignments
      S  = A ^ B ^ CI;
      CO = A & B | A & CI | B & CI;
    end
endmodule

module fa_rtl (S, CO, A, B, CI);
  output S, CO;
  input  A, B, CI;

  assign S  = A ^ B ^ CI;                 // continuous
  assign CO = A & B | A & CI | B & CI;   // continuous
endmodule

module full_add (S, CO, A, B, CI);
  output S, CO;
  input  A, B, CI;
  wire   N1, N2, N3;

  half_add HA1 (N1, N2, A, B),     // module name, instance names
           HA2 (S, N3, N1, CI);
  or       P1  (CO, N3, N2);       // primitive
endmodule

module half_add (S, C, X, Y);
  output S, C;
  input  X, Y;

  xor (S, X, Y);
  and (C, X, Y);
endmodule

All three describe the same hardware. Note that one instantiation statement can create several instances separated by commas (HA1 (...), HA2 (...)).三種寫法描述的是同一組硬體。另外注意，一條實例化敘述可以用逗號隔開，一次建立好幾個實例（HA1 (...), HA2 (...)）。三つとも同じハードウェアを記述している。1 つのインスタンス化文をカンマで区切り、複数のインスタンスを一度に生成できる点にも注意（HA1 (...), HA2 (...)）。

4. Hardware Modeling: Half Adder and Comparator4. 硬體建模：半加器與比較器4. ハードウェアのモデル化：半加算器と比較器

An HDL describes a design by structure, behavior or a mix. Circuits are combinational (pure logic function) or sequential (with a clock). A schematic focuses on structural detail.HDL 可以用結構、行為、或兩者混合的方式描述一個設計。電路分成組合電路（純粹的邏輯函數）與序向電路（有時脈）。電路圖著重的則是結構上的細節。HDL は設計を構造・動作、あるいはその組合せで記述する。回路は組合せ回路（純粋な論理関数）と順序回路（クロックをもつ）に分かれる。回路図が重点を置くのは構造の詳細である。

4.1 Half adder4.1 半加器4.1 半加算器

module Add_half (sum, c_out, a, b);   // module name, ports
  input  a, b;                        // port modes
  output sum, c_out;
  wire   c_out_bar;                   // internal signal

  xor  (sum, a, b);                   // primitive gates
  nand (c_out_bar, a, b);
  not  (c_out, c_out_bar);
endmodule

module Add_half (sum, c_out, a, b);
  input  a, b;
  output sum, c_out;
  reg    sum, c_out;

  always @ (a or b)
    begin
      sum   = a ^ b;     // exclusive or
      c_out = a & b;     // and
    end
endmodule

module add_half (sum, c_out, a, b);
  input  a, b;
  output sum, c_out;

  assign {c_out, sum} = a + b;   // concatenation on the LHS
endmodule

The concatenation {c_out, sum} forms a 2-bit target, so the carry of a + b lands in c_out.串接 {c_out, sum} 組成一個 2 位元的指派目標，因此 a + b 的進位就落在 c_out 上。連結 {c_out, sum} は 2 ビットの代入先を作るので、a + b の桁上げが c_out に入る。

4.2 Continuous assignment4.2 連續指派4.2 連続代入

module nand2_1 (y, x1, x2);
  input  x1, x2;
  output y;

  assign y = ~(x1 & x2);
endmodule

module nand2_2 (y, x1, x2);
  input  x1, x2;
  output y;
  wire   y = ~(x1 & x2);
endmodule

A continuous assignment is a static binding between LHS and RHS; there is no mechanism to remove or change it.連續指派是左式與右式之間的靜態繫結；語言裡沒有任何機制可以把它移除或改掉。連続代入は左辺と右辺の静的な結び付きであり、これを取り除いたり変更したりする手段はない。

4.3 RTL vs algorithm-based behavior4.3 RTL 與演算法式的行為描述4.3 RTL とアルゴリズムに基づく動作記述

module and4_rtl (y_out, x_in);
  input  [3:0] x_in;
  output       y_out;

  assign y_out = & x_in;     // reduction AND
  // alternative (bitwise AND):
  // assign y_out = x_in[3] & x_in[2] & x_in[1] & x_in[0];
endmodule

module and4_alg (y_out, x_in);
  input  [3:0] x_in;
  output       y_out;
  reg          y_out;
  integer      k;

  always @ (x_in)
    begin: and_loop
      y_out = 1;
      for (k = 0; k <= 3; k = k + 1)
        if (x_in[k] == 0)
          begin
            y_out = 0;
            disable and_loop;
          end
    end
endmodule

4.4 Example: 2-bit comparator4.4 範例：2 位元比較器4.4 例：2 ビット比較器

Compare $A = \{A_1, A_0\}$ and $B = \{B_1, B_0\}$; outputs A_lt_B, A_gt_B, A_eq_B. From the truth table (K-map):比較 $A = \{A_1, A_0\}$ 與 $B = \{B_1, B_0\}$；輸出為 A_lt_B、A_gt_B、A_eq_B。由真值表（卡諾圖）化簡可得：$A = \{A_1, A_0\}$ と $B = \{B_1, B_0\}$ を比較する。出力は A_lt_B、A_gt_B、A_eq_B。真理値表（カルノー図）より：

Type 1 — structural型式 1 — 結構描述タイプ 1 — 構造記述

module compare_2_str (A_lt_B, A_gt_B, A_eq_B, A0, A1, B0, B1);
  input  A0, A1, B0, B1;
  output A_lt_B, A_gt_B, A_eq_B;
  wire   w1, w2, w3, w4, w5, w6, w7;

  or   (A_lt_B, w1, w2, w3);
  nor  (A_gt_B, A_lt_B, A_eq_B);   // neither less nor equal
  and  (A_eq_B, w4, w5);
  and  (w1, w6, B1);               // ~A1 B1
  and  (w2, w6, w7, B0);           // ~A1 ~A0 B0
  and  (w3, w7, B0, B1);           // ~A0 B1 B0
  not  (w6, A1);
  not  (w7, A0);
  xnor (w4, A1, B1);               // A1 == B1
  xnor (w5, A0, B0);               // A0 == B0
endmodule

Type 2 — RTL (continuous assignment)型式 2 — RTL（連續指派）タイプ 2 — RTL（連続代入）

module compare_2a (A_lt_B, A_gt_B, A_eq_B, A1, A0, B1, B0);
  input  A1, A0, B1, B0;
  output A_lt_B, A_gt_B, A_eq_B;

  assign A_lt_B = (~A1) & B1 | (~A1) & (~A0) & B0 | (~A0) & B1 & B0;
  assign A_gt_B = A1 & (~B1) | A0 & (~B1) & (~B0) | A1 & A0 & (~B0);
  assign A_eq_B = (~A1) & (~A0) & (~B1) & (~B0) | (~A1) & A0 & (~B1) & B0
                | A1 & A0 & B1 & B0 | A1 & (~A0) & B1 & (~B0);
endmodule

Type 3 — behavioral型式 3 — 行為描述タイプ 3 — 動作記述

module compare_2b (A_lt_B, A_gt_B, A_eq_B,
                   A1, A0, B1, B0);
  input  A1, A0, B1, B0;
  output A_lt_B, A_gt_B, A_eq_B;

  assign A_lt_B = ({A1, A0} <  {B1, B0});
  assign A_gt_B = ({A1, A0} >  {B1, B0});
  assign A_eq_B = ({A1, A0} == {B1, B0});
endmodule

module compare_2ca (A_lt_B, A_gt_B, A_eq_B, A, B);
  input  [1:0] A, B;
  output       A_lt_B, A_gt_B, A_eq_B;

  assign A_lt_B = (A <  B);
  assign A_gt_B = (A >  B);
  assign A_eq_B = (A == B);
endmodule

Behavioral with an algorithmic (procedural) description以演算法（程序式）方式寫的行為描述アルゴリズム（手続き）的に書いた動作記述

module compare_2_algo (A_lt_B, A_gt_B, A_eq_B, A, B);
  input  [1:0] A, B;
  output       A_lt_B, A_gt_B, A_eq_B;
  reg          A_lt_B, A_gt_B, A_eq_B;

  always @ (A or B)        // behavior and event expression
    begin
      A_lt_B = 0;
      A_gt_B = 0;
      A_eq_B = 0;
      if (A == B)     A_eq_B = 1;
      else if (A > B) A_gt_B = 1;
      else            A_lt_B = 1;
    end
endmodule

Synthesis (Synopsys Design Compiler / Design Vision, Cadence Encounter RTL Compiler) turns any of these into gates — a few inverters, NAND/NOR/OR gates and buffers. The regs here are not flip-flops: there is no clock.合成（Synopsys Design Compiler / Design Vision、Cadence Encounter RTL Compiler）會把上面任何一種寫法都變成閘 — 幾個反相器、NAND/NOR/OR 閘與緩衝器。這裡的 reg 並不是正反器：因為沒有時脈。合成（Synopsys Design Compiler / Design Vision、Cadence Encounter RTL Compiler）は、これらのどの記述もゲートに変換する — 数個のインバータ、NAND/NOR/OR ゲート、バッファである。ここの reg はフリップフロップではない。クロックがないからである。

5. Module Instantiation and Hierarchy5. 模組實例化與階層5. モジュールのインスタンス化と階層

5.1 Module instantiation5.1 模組實例化5.1 モジュールのインスタンス化

• Creates the design hierarchy: place the child module name as a module item inside the parent, with signal identifiers at its ports.實例化建立出設計的階層：把子模組的名字當成一個 module item 放進父模組裡，再把訊號名稱接到它的埠上。インスタンス化によって設計の階層ができる：子モジュール名を親モジュールの中に module item として置き、そのポートに信号名を結び付ける。
• A module instance needs an instance identifier (name). A module is never declared inside another module.模組實例一定要有實例名稱。模組絕對不會宣告在另一個模組的內部。モジュールのインスタンスにはインスタンス名が必要である。モジュールを別のモジュールの中で宣言することは決してない。

module child (a, b, c);
  ...
endmodule

module parent;
  wire u, v, w;
  child m1 (u, v, w);                // by position
  child m2 (.c(w), .a(u), .b(v));    // by name
  child m3 (u, , w);                 // empty port (b unconnected)
endmodule

5.2 Full adder from two half adders5.2 用兩個半加器組出全加器5.2 半加算器 2 個から全加算器を作る

module Add_full (sum, c_out, a, b, c_in);   // parent module
  input  a, b, c_in;
  output c_out, sum;
  wire   w1, w2, w3;

  Add_half M1 (w1, w2, a, b);                 // child module
  Add_half M2 (sum, w3, w1, c_in);            // child module
  or          (c_out, w2, w3);                // primitive instantiation
endmodule

Hierarchy: Add_full → M1, M2 (Add_half, each containing xor, nand, not) and an or. Nested instantiation is the mechanism for hierarchical decomposition. (The primitive instance name is optional; module instance names are required.)階層：Add_full → M1、M2（都是 Add_half，各自含 xor、nand、not），再加一個 or。層層實例化就是做階層式分解的手段。（基本閘的實例名稱可省略；模組的實例名稱則一定要寫。）階層：Add_full → M1、M2（いずれも Add_half で、それぞれ xor・nand・not を含む）と or 1 個。インスタンス化を入れ子にすることが階層的な分割の手段である。（プリミティブのインスタンス名は省略できるが、モジュールのインスタンス名は必須である。）

5.3 16-bit ripple-carry adder5.3 16 位元漣波進位加法器5.3 16 ビット・リップルキャリー加算器

module Add_rca_16 (sum, c_out, a, b, c_in);
  output [15:0] sum;
  output        c_out;
  input  [15:0] a, b;
  input         c_in;
  wire          c_in4, c_in8, c_in12;

  Add_rca_4 M1 (sum[3:0],   c_in4,  a[3:0],   b[3:0],   c_in);
  Add_rca_4 M2 (sum[7:4],   c_in8,  a[7:4],   b[7:4],   c_in4);
  Add_rca_4 M3 (sum[11:8],  c_in12, a[11:8],  b[11:8],  c_in8);
  Add_rca_4 M4 (sum[15:12], c_out,  a[15:12], b[15:12], c_in12);
endmodule

module Add_rca_4 (sum, c_out, a, b, c_in);
  output [3:0] sum;
  output       c_out;
  input  [3:0] a, b;
  input        c_in;
  wire         c_in2, c_in3, c_in4;

  Add_full G1 (sum[0], c_in2, a[0], b[0], c_in);
  Add_full G2 (sum[1], c_in3, a[1], b[1], c_in2);
  Add_full G3 (sum[2], c_in4, a[2], b[2], c_in3);
  Add_full G4 (sum[3], c_out, a[3], b[3], c_in4);
endmodule

The slide also lists c_in and c_out in the wire declaration of Add_rca_16; redeclaring ports as wire is legal in Verilog-1995 style but redundant.投影片在 Add_rca_16 的 wire 宣告裡還列了 c_in 與 c_out；在 Verilog-1995 的寫法中把埠再宣告一次 wire 是合法的，但多此一舉。スライドでは Add_rca_16 の wire 宣言に c_in と c_out も挙げられている。Verilog-1995 形式ではポートを wire として再宣言しても文法上は正しいが、冗長である。

5.4 Arrays of instances5.4 實例陣列5.4 インスタンス配列

module array_of_nor (y, a, b);
  input  [0:7] a, b;
  output [0:7] y;

  nor array [0:7] (y, a, b);   // 8 NOR gates
endmodule

module array_of_adders (sum, c_out, a, b, c_in);
  input  [3:0] a, b;
  input        c_in;
  output [3:0] sum;
  output       c_out;
  wire   [3:1] carry;

  Add_full M [3:0] (sum, {c_out, carry[3:1]},
                    a, b, {carry[3:1], c_in});
endmodule

The vectors are split bit by bit across the instances. Example 2 is equivalent to:向量會逐位元分配到各個實例上。範例 2 等同於：ベクタはビットごとに各インスタンスへ振り分けられる。例 2 は次と等価である：

Add_full M[0] (sum[0], carry[1], a[0], b[0], c_in);
Add_full M[1] (sum[1], carry[2], a[1], b[1], carry[1]);
Add_full M[2] (sum[2], carry[3], a[2], b[2], carry[2]);
Add_full M[3] (sum[3], c_out,    a[3], b[3], carry[3]);

6. Sequential Circuits6. 序向電路6. 順序回路

6.1 D flip-flops6.1 D 型正反器6.1 D フリップフロップ

module Flip_flop (q, data_in, clk, rst);
  input  data_in, clk, rst;
  output q;
  reg    q;

  always @ (posedge clk)    // synchronous behavior
    begin
      if (rst == 1) q = 0;
      else          q = data_in;
    end
endmodule

module Flip_flop (q, data_in, clk, set, rst);
  input  data_in, clk, set, rst;
  output q;
  reg    q;

  always @ (posedge clk)
    begin
      if (rst == 0) q = 0;
      else
        if (set == 0) q = 1;
        else          q = data_in;
    end
endmodule

Both are synchronous controls — reset and set act only at the rising clock edge. Reset has priority over set because it is tested first. (Asynchronous controls appear in Lecture 4 and Lecture 6.) Clocked logic is usually written with <=; the slides use =, which is harmless here because each block assigns one variable.兩者都是同步控制 — reset 與 set 只在時脈上升緣才作用。因為 reset 先被判斷，所以優先權高於 set。（非同步控制會在第 4 講與第 6 講出現。）時脈驅動的邏輯通常用 <= 撰寫；投影片用的是 =，在這裡無害，因為每個區塊只指派一個變數。どちらも同期制御である — reset と set はクロックの立ち上がりエッジでのみ作用する。reset が先に判定されるため set より優先される。（非同期制御は第 4 講と第 6 講で扱う。）クロック同期の論理は通常 <= で書くが、スライドでは = を使っている。ここでは各ブロックが変数を 1 つしか代入しないので問題はない。

6.2 4-stage pipeline of registers6.2 四級暫存器管線6.2 レジスタ 4 段のパイプライン

module array_of_flops (q, data_in, clk, set, rst);
  input  [7:0] data_in;
  input        clk, set, rst;
  output [7:0] q;

  Flip_flop M [7:0] (q, data_in, clk, set, rst);
endmodule

module array_pipeline (q, data_in, clk, set, rst);
  input  [7:0]  data_in;
  input         clk, set, rst;
  output [7:0]  q;
  wire   [23:0] pipe;

  array_of_flops M [3:0] ({q, pipe}, {pipe, data_in},
                          clk, set, rst);
endmodule

{q, pipe} is 32 bits and is split into four 8-bit outputs; {pipe, data_in} into four 8-bit inputs. Instance M[0] gets data_in → pipe[7:0]; M[3] gets pipe[23:16] → q. Scalars clk, set, rst are shared by every instance.{q, pipe} 共 32 位元，被切成四組 8 位元輸出；{pipe, data_in} 則切成四組 8 位元輸入。實例 M[0] 拿到 data_in → pipe[7:0]；M[3] 拿到 pipe[23:16] → q。純量訊號 clk、set、rst 由每個實例共用。{q, pipe} は 32 ビットで、8 ビットずつ 4 つの出力に分けられる。{pipe, data_in} も 8 ビットずつ 4 つの入力に分けられる。インスタンス M[0] は data_in → pipe[7:0]、M[3] は pipe[23:16] → q となる。スカラ信号 clk・set・rst はすべてのインスタンスで共有される。

7. Language Conventions and Summary7. 語言慣例與總整理7. 言語規約とまとめ

7.1 Language conventions7.1 語言慣例7.1 言語の規約

• Verilog is case sensitive; keywords are lower-case.Verilog 區分大小寫；關鍵字一律小寫。Verilog は大文字と小文字を区別する。キーワードはすべて小文字である。
• Every module instance must be named.每一個模組實例都必須命名。モジュールのインスタンスには必ず名前を付ける。
• Identifiers: letters, digits, underscore and $; up to 1024 characters; the first character must not be a digit or $.識別字可用字母、數字、底線與 $；長度最多 1024 個字元；第一個字元不可以是數字或 $。識別子に使えるのは英字・数字・アンダースコア・$ で、長さは最大 1024 文字。先頭の文字に数字や $ は使えない。
• Comments: // single line and /* block */.註解有兩種：// single line 與 /* block */。コメントは // single line と /* block */ の 2 種類である。
• Compiler directives start with a grave accent: `define state0 3'b001.編譯器指令以反引號開頭：`define state0 3'b001。コンパイラディレクティブはバッククォートで始まる：`define state0 3'b001。
• Names starting with $ are built-in system tasks / functions, e.g. $monitor.以 $ 開頭的名稱是內建的系統任務／函數，例如 $monitor。$ で始まる名前は組み込みのシステムタスク／関数である（例：$monitor）。

7.2 Exam checklist7.2 考前檢查表7.2 試験前チェックリスト