Simulation & Testbench模擬與測試平台シミュレーションとテストベンチ

1. Testbench and Event-Driven Simulation1. 測試平台與事件驅動模擬1. テストベンチとイベント駆動シミュレーション

1.1 Testbench and design under test1.1 測試平台與待測電路（DUT）1.1 テストベンチと検証対象回路（DUT）

• A testbench verifies the functionality of a design. It cannot be synthesized — it is behavioral modeling only.測試平台（testbench）用來驗證設計的功能。它不可合成，純粋是行為層級的描述。テストベンチは設計の機能を検証する。合成できず、あくまで動作レベルのモデリングである。
• Simulation runs the testbench together with the design under test (DUT): it detects syntax violations, simulates the circuit's behavior and monitors the outputs.模擬（simulation）把測試平台與待測電路（DUT）一起執行：檢查語法錯誤、模擬電路行為並觀察輸出。シミュレーションはテストベンチと検証対象回路（DUT）をまとめて実行し、構文違反を検出し、回路の動作を模擬し、出力を監視する。

1.2 Event-driven simulation1.2 事件驅動模擬1.2 イベント駆動シミュレーション

• An event is a change in the value of a signal during simulation.事件（event）是指模擬過程中某個訊號的值發生改變。イベントとは、シミュレーション中に信号の値が変化することである。
• Simulation is event-driven when new values are computed only for signals affected by events that already occurred, and only at times when changes can occur.所謂事件驅動，是指只對受到已發生事件影響的訊號重新計算新值，而且只在可能發生變化的時間點計算。シミュレーションがイベント駆動であるとは、すでに発生したイベントの影響を受ける信号についてのみ、しかも変化が起こりうる時刻においてのみ新しい値を計算することをいう。
• The simulator works from a time-ordered event list. The initial events are input changes; evaluating them schedules further events at later times. Simulation stops when the list is empty.模擬器依據依時間排序的事件表運作。最初的事件來自輸入的變化；評估這些事件會在較晚的時間安排出新的事件。事件表清空時模擬結束。シミュレータは時刻順に並んだイベントリストに従って動作する。最初のイベントは入力の変化であり、それを評価すると後の時刻にさらなるイベントがスケジュールされる。リストが空になるとシミュレーションは終了する。
• Signal values: 0, 1, x (unknown / ambiguous), z (high impedance / open circuit).訊號的值：0、1、x（未知／不確定）、z（高阻抗／開路）。信号の値：0、1、x（不定／あいまい）、z（ハイインピーダンス／開放）。

1.3 Simulation without and with delay1.3 無延遲與有延遲的模擬1.3 遅延なし・遅延ありのシミュレーション

Circuit: C = A & B, D = ~C. Stimulus: at t = 10, A = 1 and B = 0; at 20, B = 1; at 30, A = 0; at 40, B = 0.電路：C = A & B、D = ~C。激勵：t = 10 時 A = 1、B = 0；20 時 B = 1；30 時 A = 0；40 時 B = 0。回路：C = A & B、D = ~C。刺激：t = 10 で A = 1、B = 0、20 で B = 1、30 で A = 0、40 で B = 0。

1.4 Inertial delay1.4 慣性延遲1.4 慣性遅延

• Inertial delay: the time an input pulse must last to affect the output.慣性延遲（inertial delay）：輸入脈衝必須持續多久才會影響輸出。慣性遅延：入力パルスが出力に影響を与えるために持続しなければならない時間。
• Verilog uses the gate's propagation delay as its inertial delay: the output cannot have multiple events within a period shorter than the delay.Verilog 直接把閘的傳播延遲當作慣性延遲：在短於該延遲的時間內，輸出不可能出現多個事件。Verilog はゲートの伝搬遅延をそのまま慣性遅延として扱う：遅延より短い期間に出力が複数回変化することはない。

2. Writing a Testbench2. 撰寫測試平台2. テストベンチの書き方

2.1 Common system tasks2.1 常用的系統任務2.1 よく使うシステムタスク

2.2 Example: NAND latch testbench2.2 範例：NAND 閘鎖測試平台2.2 例：NAND ラッチのテストベンチ

module Nand_Latch_1 (q, qbar, preset, clear);
  output q, qbar;
  input  preset, clear;

  nand #1 G1 (q, preset, qbar),
          G2 (qbar, clear, q);
endmodule

module test_Nand_Latch_1;        // design unit testbench
  reg  preset, clear;
  wire q, qbar;

  Nand_Latch_1 M1 (q, qbar, preset, clear);  // instantiate UUT

  initial                        // response monitor
    begin
      $monitor ($time, "preset = %b clear = %b q = %b qbar = %b",
                preset, clear, q, qbar);
    end

  initial                        // stimulus generator
    begin
      #10 preset = 0; clear = 1;
      #10 preset = 1; $stop;     // enter . to proceed
      #10 clear  = 0;
      #10 clear  = 1;
      #10 preset = 0;
    end

  initial
    #60 $finish;                 // stop watch
endmodule

2.3 Design vs testbench2.3 設計與測試平台2.3 設計とテストベンチ

3. Logic System and Data Types3. 邏輯系統與資料型態3. 論理システムとデータ型

3.1 Four values, nets and registers3.1 四值邏輯、net 與 register3.1 4 値論理、ネットとレジスタ

• Nets: structural connectivity. Registers: abstraction of storage — may or may not be a physical clocked register.Net：代表結構上的連線。Register：是儲存的抽象，不一定對應到實體的時脈正反器。ネット：構造的な接続を表す。レジスタ：記憶の抽象であり、物理的なクロック付きレジスタとは限らない。
• Both are informally called signals and may be scalar or vector.兩者都俗稱為訊號，可以是純量或向量。どちらも口語的には信号と呼ばれ、スカラでもベクタでもよい。

3.2 Port rules and scope3.2 埠的規則與作用範圍3.2 ポートの規則とスコープ

The scope of a variable is the module, task, function or named begin ... end block in which it is declared. Inside that scope it is referenced by its identifier directly.變數的作用範圍（scope）是宣告它的那個 module、task、function 或具名的 begin ... end 區塊。在該範圍內可以直接用識別字引用它。変数のスコープとは、それを宣言したモジュール、タスク、関数、または名前付きの begin ... end ブロックである。そのスコープ内では識別子で直接参照できる。

3.3 Data type I: nets3.3 資料型態一：net3.3 データ型 I：ネット

wire        x;
wand        y;
wire [15:0] data;              // data[5], data[5:3]
wire [0:7]  array_a;           // array_a[0:3]
wire [7:0]  array_2d_p [0:31]; // array_2d_p[2] is an 8-bit vector
wire        a = b + c;         // declaration with implicit assign

• A net gets its value explicitly from a continuous assignment (assign), or implicitly by connecting to the output of a primitive or a module port.net 的值可以由連續賦值（assign）明確給定，也可以藉由接到基本元件或模組埠的輸出而隱含決定。ネットの値は連続代入（assign）によって明示的に与えられるか、プリミティブやモジュールポートの出力に接続することで暗黙的に決まる。
• At $t_{sim} = 0$, driven nets take their drivers' values, which default to x; nets with no driver are z.在 $t_{sim} = 0$ 時，有驅動的 net 取得驅動源的值，預設為 x；沒有驅動的 net 則為 z。$t_{sim} = 0$ では、駆動されているネットはドライバの値（既定は x）をとり、ドライバのないネットは z となる。
• An undeclared identifier used in a connection becomes an implicit 1-bit wire.在連接中使用未宣告的識別字，會隱含地成為 1 位元的 wire。接続に使われた未宣言の識別子は、暗黙の 1 ビット wire になる。

3.4 Data type II: registers3.4 資料型態二：register3.4 データ型 II：レジスタ

reg        a, b;
reg [15:0] counter;
reg [7:0]  shift_reg [0:15];
integer    c;

• A register starts at x in simulation.register 在模擬開始時為 x。レジスタはシミュレーション開始時に x である。
• A register may be assigned only in a procedural statement, a user-defined sequential primitive, a task or a function.register 只能在程序式敘述、使用者自訂的循序基本元件、task 或 function 中被賦值。レジスタに代入できるのは、手続き文、ユーザ定義の順序プリミティブ、タスク、関数の中だけである。
• A reg may never be the output of a primitive gate or the target of a continuous assignment.reg 絕不能當作基本閘的輸出，也不能當作連續賦值的目標。reg をプリミティブゲートの出力や連続代入の対象にすることはできない。
• An undeclared identifier is assumed to be a wire, which is illegal as a procedural target.未宣告的識別字會被視為 wire，而 wire 不能作為程序式賦值的目標。未宣言の識別子は wire とみなされ、手続き代入の対象としては不正である。

3.5 Bit / part select and memories3.5 位元選取、部分選取與記憶體3.5 ビット選択・部分選択とメモリ

The MSB of a part select is the left index; the LSB is the right index. An out-of-range index returns x — avoid it.部分選取的 MSB 是左邊的索引，LSB 是右邊的索引。超出範圍的索引會得到 x，應避免。部分選択の MSB は左側の添字、LSB は右側の添字である。範囲外の添字は x を返すので避けること。

A memory is a 2-D array of registers. Bits of a memory word cannot be addressed directly in Verilog-1995: read the word first.記憶體是 register 的二維陣列。在 Verilog-1995 中不能直接定址記憶體字組中的位元：必須先讀出整個字組。メモリはレジスタの 2 次元配列である。Verilog-1995 ではメモリワード内のビットを直接指定できないため、まずワードを読み出す。

reg [31:0] cache [0:1023];   // 1K memory of 32-bit words
reg [31:0] one_word;
reg        one_bit;

one_word = cache[1022];
one_bit  = one_word[31];

3.6 Constants: parameters3.6 常數：參數3.6 定数：パラメータ

parameter size     = 16;
reg [size-1:0] a;
parameter num_b    = 2'b01;
parameter av_delay = (min_delay + max_delay) / 2;

• A parameter cannot change during simulation, but can be overridden at compile time by direct or indirect substitution.參數在模擬期間不能改變，但可以在編譯時以直接或間接替換的方式覆寫。パラメータはシミュレーション中に変更できないが、コンパイル時に直接または間接置換によって上書きできる。
• Why: flexible hardware (design once, reuse), easier maintenance, readable code.好處：硬體具有彈性（設計一次、重複使用）、維護容易、程式易讀。利点：ハードウェアに柔軟性をもたせる（一度設計して再利用する）、保守が容易、コードが読みやすい。

module modXnor (y_out, a, b);
  parameter size = 8, delay = 15;
  output [size-1:0] y_out;
  input  [size-1:0] a, b;
  wire   [size-1:0] #delay y_out = a ~^ b;  // bitwise xnor
endmodule

module Param;
  wire [7:0] y1_out;
  wire [3:0] y2_out;
  reg  [7:0] b1, c1;
  reg  [3:0] b2, c2;

  modXnor        G1 (y1_out, b1, c1);   // default parameters
  modXnor #(4, 5) G2 (y2_out, b2, c2);  // override: size 4, delay 5
endmodule

module hdref_Param;            // top level
  wire [7:0] y1_out;
  wire [3:0] y2_out;
  reg  [7:0] b1, c1;
  reg  [3:0] b2, c2;

  modXnor G1 (y1_out, b1, c1),
          G2 (y2_out, b2, c2);
endmodule

module annotate;               // separate annotation module
  defparam
    hdref_Param.G2.size  = 4,  // hierarchical reference
    hdref_Param.G2.delay = 5;
endmodule

4. Operators4. 運算子4. 演算子

4.1 Operator classes4.1 運算子的分類4.1 演算子の分類

assign sum = A + B;
assign neg = -A;

4.2 Bitwise and reduction4.2 位元運算與縮減運算4.2 ビット演算とリダクション

4.3 Logical, relational and shift4.3 邏輯、關係與移位運算4.3 論理・関係・シフト演算

if ((b != c) && (index == 0)) ...
if ((inword == 1) || (a != d)) ...
if ((a < size - 1) || (b >= 3)) ...
result = (a << 3);

== / != return x if either operand has an x or z bit; === / !== compare x and z literally and always return 0 or 1.若任一運算元含有 x 或 z 位元，== / != 會回傳 x；=== / !== 則把 x 與 z 當作字面值比較，結果一定是 0 或 1。どちらかのオペランドに x または z のビットがあると == / != は x を返す。=== / !== は x と z をそのまま比較し、必ず 0 か 1 を返す。

4.4 Conditional and concatenation4.4 條件運算與串接4.4 条件演算子と連結

y = (a == b) ? a : b;
{a, b}                     // concatenation
{4{a}}                     // = {a, a, a, a}  (replication)
{3{a}, 2{b}, 4{c}}         // slide shorthand for {a, a, a, b, b, c, c, c, c}

Strict Verilog requires each replication in its own braces: {{3{a}}, {2{b}}, {4{c}}}.嚴格的 Verilog 要求每個重複都要有自己的大括號：{{3{a}}, {2{b}}, {4{c}}}。厳密な Verilog では各繰り返しをそれぞれ波括弧で囲む必要がある：{{3{a}}, {2{b}}, {4{c}}}。

wire [1:0]  select;
wire [15:0] D1, D2, D3, D4;
wire [15:0] bus = (select == 2'b00) ? D1 :
                  (select == 2'b01) ? D2 :
                  (select == 2'b10) ? D3 :
                  (select == 2'b11) ? D4 : 16'bx;

4.5 Precedence and operands4.5 優先順序與運算元4.5 優先順位とオペランド

If unsure, use parentheses. (Between relational and conditional the full standard also places equality, bitwise and logical operators.)不確定時就加括號。（在關係與條件之間，完整的標準還排了相等、位元與邏輯運算子。）迷ったら括弧を使うこと。（関係演算子と条件演算子の間には、規格上さらに等価・ビット・論理演算子が入る。）

An operand may be a net, register, constant, number, bit-select, part-select, memory element, function call, or a concatenation of these: assign THIS_SIG = A_SIG ^ B_SIG;, @(SET or RESET) begin ... end.運算元可以是 net、register、常數、數值、位元選取、部分選取、記憶體元素、函式呼叫，或這些的串接：assign THIS_SIG = A_SIG ^ B_SIG;、@(SET or RESET) begin ... end。オペランドにはネット、レジスタ、定数、数値、ビット選択、部分選択、メモリ要素、関数呼び出し、またはそれらの連結を指定できる：assign THIS_SIG = A_SIG ^ B_SIG;、@(SET or RESET) begin ... end。

5. Hierarchical De-Referencing5. 階層式參照5. 階層参照

A variable defined inside an instantiated module is referenced by its hierarchical path name: X.w is w in instance X; X.Y.Z.w is w inside instance Z inside Y inside X.定義在被實體化模組內部的變數，可以用階層式路徑名稱來引用：X.w 是實體 X 中的 w；X.Y.Z.w 則是 X 裡的 Y 裡的 Z 裡的 w。インスタンス化されたモジュール内部で定義された変数は、階層パス名で参照する：X.w はインスタンス X の中の w、X.Y.Z.w は X の中の Y の中の Z の中の w である。

module test_Add_rca_4 ();
  reg  [3:0] a, b;
  reg        c_in;
  wire [3:0] sum;
  wire       c_out;

  initial
    begin
      $monitor ($time, "c_out = %b c_in4 = %b c_in3 = %b c_in2 = %b c_in = %b",
                c_out, M1.c_in4, M1.c_in3, M1.c_in2, c_in);
    end
  initial
    begin
      // stimulus patterns go here
    end

  Add_rca_4 M1 (sum, c_out, a, b, c_in);
endmodule

module Add_rca_4 (sum, c_out, a, b, c_in);
  output [3:0] sum;
  output       c_out;
  input  [3:0] a, b;
  input        c_in;
  wire         c_in4, c_in3, c_in2;

  Add_full G1 (sum[0], c_in2, a[0], b[0], c_in);
  Add_full G2 (sum[1], c_in3, a[1], b[1], c_in2);
  Add_full G3 (sum[2], c_in4, a[2], b[2], c_in3);
  Add_full G4 (sum[3], c_out, a[3], b[3], c_in4);
endmodule

The testbench watches the internal carries M1.c_in2 … M1.c_in4 without adding ports to the adder — a debugging aid (not synthesizable).測試平台不必替加法器增加埠，就能觀察內部進位 M1.c_in2 … M1.c_in4 — 這是除錯用的手法（不可合成）。テストベンチは加算器にポートを追加することなく内部キャリー M1.c_in2 … M1.c_in4 を観測できる — デバッグ用の手法であり、合成はできない。

6. Summary and Exam Checklist6. 重點整理與考前檢查表6. まとめと試験前チェックリスト