昭群科技有限公司

OPA2156 14 dB StageOPA2156 的 14 dB 放大級OPA2156 の 14 dB 増幅段

Design note · dual op amp · TI SBOS900B設計筆記 · 雙運算放大器 · TI SBOS900B設計ノート · デュアルオペアンプ · TI SBOS900B

14 dB at 40 kHz
with the OPA2156在 40 kHz 做出 14 dB
用 OPA215640 kHz で 14 dB を
OPA2156 で実現する

14 dB is a voltage gain of 5.0119. One non-inverting stage, two resistors, and a 40 kHz signal that sits 125× below the closed-loop corner — the design is set by resistor tolerance and noise, not by the amplifier. The spare channel then becomes the anti-alias filter (§7).14 dB 就是 5.0119 倍的電壓增益。一級非反相放大、兩顆電阻，而 40 kHz 的訊號落在閉迴路轉角頻率的 125× 以下——決定這個設計的是電阻的容許誤差與雜訊，不是放大器。剩下的那一通道接著拿來當抗鋸齒濾波器（§7）。14 dB は電圧利得 5.0119 倍。非反転一段、抵抗二本、そして 40 kHz の信号は閉ループのコーナー周波数より 125× 低いところにある——この設計を決めるのは抵抗の許容差と雑音であって、アンプではない。余ったチャネルはそのままアンチエイリアスフィルタになる（§7）。

Topology架構構成Non-inv非反相非反転

R_f4.02 kΩ

R_g1.00 kΩ

Gain增益利得14.014 dB

Error誤差誤差+0.014 dB

−3 dB4.98 MHz

AA filter f₀抗鋸齒濾波器 f₀AA フィルタ f₀98.8 kHz

1 · Turn 14 dB into a resistor ratio1 · 把 14 dB 換成電阻比1 · 14 dB を抵抗比に直す

Voltage gain, not power gain — 20·log₁₀, not 10·log₁₀.是電壓增益，不是功率增益——用 20·log₁₀，不是 10·log₁₀。電力利得ではなく電圧利得——20·log₁₀ であって 10·log₁₀ ではない。

14 dB = 10^14/20 = 5.0119 V/V. For the non-inverting connection the gain is 1 + R_f/R_g, so the ratio you need is 4.0119. (Inverting would need R_f/R_g = 5.0119 — see §6.)14 dB = 10^14/20 = 5.0119 V/V。非反相接法的增益是 1 + R_f/R_g，所以需要的比值是 4.0119。（反相接法會需要 R_f/R_g = 5.0119——見 §6。）14 dB = 10^14/20 = 5.0119 V/V。非反転接続の利得は 1 + R_f/R_g なので、必要な比は 4.0119 となる。（反転接続なら R_f/R_g = 5.0119 が必要——§6 を参照。）

E96 1% candidates for 1 + R_f/R_g1 + R_f/R_g 的 E96 1% 候選組合1 + R_f/R_g を満たす E96 1% の候補
R_f	R_g	Gain增益利得	Error誤差誤差	Verdict評語評価
4.02 kΩ	1.00 kΩ	14.014 dB	+0.014	Chosen. Low enough for quiet resistors, high enough not to load the output.採用。低到電阻夠安靜，又高到不會對輸出造成負載。採用。抵抗が十分に静かな程度に低く、出力に負荷をかけない程度に高い。
6.98 kΩ	1.74 kΩ	13.999 dB	−0.0007	Nearer on paper, but the error is 200× smaller than the tolerance band — meaningless.紙上算起來更接近，但這個誤差比容許誤差帶還小 200×——沒有意義。紙の上ではより近いが、誤差は許容差の帯より 200× 小さい——意味がない。
20.5 kΩ	5.11 kΩ	14.000 dB	−0.0002	"Exact" and the noisiest of the three: 5.1 nV/√Hz of resistor noise. Don't.「剛好」，也是三者中最吵的：電阻雜訊 5.1 nV/√Hz。不要選。「ぴったり」だが三つの中で最も騒がしい：抵抗雑音 5.1 nV/√Hz。やめておくこと。
402 Ω	100 Ω	14.014 dB	+0.014	Lowest noise (§5). Costs 20 mA of feedback current at 10 V out.雜訊最低（§5）。代價是輸出 10 V 時要 20 mA 的回饋電流。雑音は最小（§5）。代償は出力 10 V のときに 20 mA の帰還電流が流れること。

Tolerance容許誤差許容差 Resistor grade sets the gain accuracy, not the pair you pick. Two 1% parts give a ±2% worst-case ratio → 13.88 to 14.16 dB. Two 0.1% parts → ±0.014 dB. If 14 dB has to be exact, buy tolerance, not cleverness.決定增益精度的是電阻的等級，不是你挑哪一組。兩顆 1% 的電阻，比值最壞情況為 ±2% → 13.88～14.16 dB。兩顆 0.1% 的 → ±0.014 dB。如果 14 dB 一定要準，該花錢買容許誤差，而不是想辦法取巧。利得精度を決めるのは抵抗のグレードであって、どの組を選ぶかではない。1% の部品二本なら比の最悪値は ±2% → 13.88～14.16 dB。0.1% の部品二本なら → ±0.014 dB。14 dB を正確に出さなければならないなら、小細工ではなく許容差を買うこと。

2 · Why 40 kHz is nowhere near hard2 · 為什麼 40 kHz 一點都不吃力2 · 40 kHz がまったく厳しくない理由

Closed-loop corner, loop gain, and the actual gain error at the signal frequency.閉迴路轉角頻率、迴路增益，以及訊號頻率上實際的增益誤差。閉ループのコーナー周波数、ループ利得、そして信号周波数における実際の利得誤差。

With a noise gain of 5.02, the 25 MHz gain–bandwidth product puts the closed-loop corner at 25 MHz / 5.02 = 4.98 MHz. Your 40 kHz signal sits 125× below it.雜訊增益為 5.02 時，25 MHz 的增益帶寬乘積把閉迴路轉角頻率放在 25 MHz / 5.02 = 4.98 MHz。你的 40 kHz 訊號在它下面 125× 的位置。雑音利得が 5.02 のとき、25 MHz の利得帯域幅積により閉ループのコーナー周波数は 25 MHz / 5.02 = 4.98 MHz となる。40 kHz の信号はそこより 125× 低い位置にある。

Fig 1 — Open-loop gain from the datasheet's 154 dB and 25 MHz GBW (dominant pole 0.5 Hz). The gap between the two curves at 40 kHz is loop gain: 55.9 dB − 14.0 dB = 41.9 dB, which is what holds the gain error to −0.069 dB and the phase shift to −0.46°.圖 1 — 依 datasheet 的 154 dB 與 25 MHz GBW 畫出的開迴路增益（主極點 0.5 Hz）。兩條曲線在 40 kHz 的差距就是迴路增益：55.9 dB − 14.0 dB = 41.9 dB，正是它把增益誤差壓在 −0.069 dB、相位偏移壓在 −0.46°。図 1 — データシートの 154 dB と 25 MHz GBW から描いた開ループ利得（主要極 0.5 Hz）。40 kHz における二本の曲線の差がループ利得：55.9 dB − 14.0 dB = 41.9 dB であり、これが利得誤差を −0.069 dB、位相偏移を −0.46° に抑えている。

Margins at 40 kHz, R_f 4.02 k / R_g 1.00 k40 kHz 下的餘裕，R_f 4.02 k / R_g 1.00 k40 kHz における余裕、R_f 4.02 k / R_g 1.00 k
Check檢查項目確認項目	Value數值値	Limit限制限界	Headroom餘裕余裕
Open-loop gain at 40 kHz40 kHz 的開迴路增益40 kHz での開ループ利得	55.9 dB (625×)	—	41.9 dB of loop gain left over還剩 41.9 dB 的迴路增益ループ利得が 41.9 dB 残る
Gain error from finite A_OL有限 A_OL 造成的增益誤差有限な A_OL による利得誤差	−0.069 dB	—	Inside 1% resistor tolerance在 1% 電阻容許誤差之內1% の抵抗許容差の内側
Phase shift相位偏移位相偏移	−0.46°	—	Negligible可忽略無視できる
Slew rate needed, 10 V_pk所需迴轉率，10 V_pk必要なスルーレート、10 V_pk	2.51 V/µs	40 V/µs	16× margin16× 餘裕16× の余裕
Full-power bandwidth at 10 V_pk10 V_pk 下的全功率帶寬10 V_pk における全電力帯域	637 kHz	—	16× above the signal在訊號之上 16×信号より 16× 上
Max input for 14.9 V_pk out (±15 V rails)輸出 14.9 V_pk 時的最大輸入（±15 V 電源）出力 14.9 V_pk を得るための最大入力（±15 V 電源）	2.97 V_pk	—	Rail-to-rail output; clipping is the only ceiling軌對軌輸出；唯一的天花板是截波レール・ツー・レール出力。上限はクリップだけ

3 · The circuit3 · 電路3 · 回路

Channel A as the gain stage; C_f sets a deliberate ceiling.A 通道當放大級；C_f 刻意設一個上限。チャネル A を増幅段に使い、C_f で意図的に上限を設ける。

Fig 2 — Pin numbers are channel A of the 8-pin SOIC/VSSOP: 3 = +IN A, 2 = −IN A, 1 = OUT A, 8 = V+, 4 = V−. C_f across R_f puts a first-order pole at 1/(2π·4.02 k·100 p) = 396 kHz — ten times the signal, well below the 4.98 MHz corner, and it trims out-of-band noise while guaranteeing the feedback node is not left to the amplifier's input capacitance.圖 2 — 腳位是 8 腳 SOIC/VSSOP 的 A 通道：3 = +IN A、2 = −IN A、1 = OUT A、8 = V+、4 = V−。C_f 跨在 R_f 上，形成一階極點 1/(2π·4.02 k·100 p) = 396 kHz——是訊號的十倍，又遠低於 4.98 MHz 的轉角頻率；它修掉帶外雜訊，同時確保回饋節點不會被丟給放大器的輸入電容決定。図 2 — ピン番号は 8 ピン SOIC/VSSOP のチャネル A：3 = +IN A、2 = −IN A、1 = OUT A、8 = V+、4 = V−。R_f に並列の C_f が一次の極を 1/(2π·4.02 k·100 p) = 396 kHz に置く——信号の十倍で、かつ 4.98 MHz のコーナーよりずっと低い。帯域外の雑音を削りつつ、帰還ノードをアンプの入力容量任せにしないことを保証する。

Decouple per rail, at the pins. 100 nF ceramic from pin 8 to ground and pin 4 to ground, within a few millimetres, plus one 1–10 µF bulk cap per rail on the board.每一組電源都要在腳邊去耦。從第 8 腳到地、第 4 腳到地各接 100 nF 陶瓷電容，距離幾毫米以內，另外每組電源在板上再放一顆 1–10 µF 的大電容。電源ごとに、ピンの近くでデカップリングする。8 番ピンからグランド、4 番ピンからグランドへ 100 nF のセラミックを数ミリ以内に置き、さらに電源ごとに 1–10 µF のバルクコンデンサを基板上に一つ置く。
Do not leave channel B floating. A floating CMOS input drifts to a rail and can oscillate. Give it a job — §7 turns it into the anti-alias filter; if you leave it spare, wire it as a unity buffer: output (7) to −IN B (6), +IN B (5) to ground or mid-rail.不要讓 B 通道浮接。浮接的 CMOS 輸入會漂到某一邊電源軌，還可能振盪。給它一份工作——§7 把它變成抗鋸齒濾波器；如果真要空著，就接成單位增益緩衝器：輸出（7）接 −IN B（6），+IN B（5）接地或接中點電位。チャネル B を開放のままにしないこと。開放された CMOS 入力はどちらかのレールへ漂い、発振することもある。仕事を与えること——§7 ではアンチエイリアスフィルタにしている。どうしても空けるなら、ユニティゲインバッファとして配線する：出力（7）を −IN B（6）へ、+IN B（5）をグランドか中点電位へ。
Keep the −IN node small. It is the highest-impedance node in the circuit; a large copper area there picks up injection and adds capacitance where you least want it.把 −IN 節點做小。它是整個電路裡阻抗最高的節點；那裡一大片銅箔會撿到耦合進來的干擾，還會在你最不希望的地方加上電容。−IN ノードは小さく保つ。回路中で最もインピーダンスが高いノードであり、そこに広い銅箔があると飛び込みを拾い、最も避けたい場所に容量を加えてしまう。
Single supply? Bias +IN to mid-rail through a divider and AC-couple the input; the output then swings around V+/2. Rail-to-rail I/O is what makes this practical on 5 V.單電源？用分壓把 +IN 偏壓到中點電位，並讓輸入交流耦合；輸出就會以 V+/2 為中心擺動。正因為輸入輸出都是軌對軌，這在 5 V 下才實用。単電源の場合は？分圧で +IN を中点電位にバイアスし、入力を AC 結合する。出力は V+/2 を中心に振れる。入出力がレール・ツー・レールであることが、これを 5 V で実用にしている。

4 · AC coupling, if the source has a DC offset4 · 訊號源有直流偏移時的交流耦合4 · 信号源に DC オフセットがある場合の AC 結合

Place the high-pass a decade below the signal.把高通轉角放在訊號頻率的十分之一。ハイパスのコーナーは信号より一桁下に置く。

For a 40 kHz signal, put the corner near 4 kHz. Non-inverting with a mid-rail or ground bias resistor R_b: C = 1/(2π·R_b·4 kHz). With R_b = 100 kΩ that is 400 pF — but 100 kΩ contributes 40 nV/√Hz of its own noise, so prefer R_b = 10 kΩ with 3.9 nF. In the inverting connection the input capacitor sits in series with R_g instead: C = 1/(2π·1 kΩ·4 kHz) = 39 nF.對 40 kHz 的訊號，把轉角放在 4 kHz 附近。非反相接法搭配接到中點電位或地的偏壓電阻 R_b：C = 1/(2π·R_b·4 kHz)。取 R_b = 100 kΩ 就是 400 pF——但 100 kΩ 自己會貢獻 40 nV/√Hz 的雜訊，所以寧可用 R_b = 10 kΩ 搭 3.9 nF。反相接法時，輸入電容改成與 R_g 串聯：C = 1/(2π·1 kΩ·4 kHz) = 39 nF。40 kHz の信号なら、コーナーは 4 kHz 付近に置く。非反転接続で、中点電位またはグランドへのバイアス抵抗 R_b を使う場合：C = 1/(2π·R_b·4 kHz)。R_b = 100 kΩ なら 400 pF だが、100 kΩ 自体が 40 nV/√Hz の雑音を出すため、R_b = 10 kΩ と 3.9 nF の方が望ましい。反転接続では入力コンデンサが R_g と直列に入る：C = 1/(2π·1 kΩ·4 kHz) = 39 nF。

5 · Noise — the resistors, not the amplifier5 · 雜訊——來自電阻，不是放大器5 · 雑音——アンプではなく抵抗が主役

3 nV/√Hz is quiet enough that a 20 kΩ feedback network would dominate it.3 nV/√Hz 已經夠安靜，安靜到 20 kΩ 的回饋網路就會蓋過它。3 nV/√Hz は十分に静かで、20 kΩ の帰還回路網ならそれを覆い隠してしまう。

The amplifier contributes 3.0 nV/√Hz at the input. The feedback network adds the thermal noise of R_f‖R_g, which is √(4kTR) — and that scales as √R, so every decade of resistance costs a factor of 3.2:放大器在輸入端貢獻 3.0 nV/√Hz。回饋網路再加上 R_f‖R_g 的熱雜訊，也就是 √(4kTR)——它隨 √R 變化，所以電阻每上升一個十倍，雜訊就多 3.2 倍：アンプは入力換算で 3.0 nV/√Hz を出す。帰還回路網はこれに R_f‖R_g の熱雑音、すなわち √(4kTR) を加える——これは √R に比例するので、抵抗が一桁上がるごとに 3.2 倍になる：

Fig 3 — Pale segment is the amplifier's own 3.0 nV/√Hz; the extension is R_f‖R_g thermal noise at 300 K. At 4.02 k/1.00 k the resistors (3.64 nV/√Hz) already exceed the amplifier. At 40.2 k/10 k they are 4× it — the "exact-ratio" temptation from §1 is also the loudest option.圖 3 — 淺色段是放大器自己的 3.0 nV/√Hz；延伸出去的部分是 300 K 下 R_f‖R_g 的熱雜訊。在 4.02 k/1.00 k 時電阻（3.64 nV/√Hz）就已經超過放大器。到 40.2 k/10 k 時是放大器的 4×——§1 那個「比值剛好」的誘惑，同時也是最吵的選項。図 3 — 淡い区間はアンプ自身の 3.0 nV/√Hz、その先は 300 K における R_f‖R_g の熱雑音。4.02 k/1.00 k でも抵抗（3.64 nV/√Hz）がすでにアンプを上回る。40.2 k/10 k ではアンプの 4× になる——§1 の「比がぴったり」という誘惑は、同時に最も騒がしい選択でもある。

Multiply input-referred noise by the noise gain of 5.02 to get output noise density, then by the square root of the noise bandwidth. With C_f = 100 pF the 396 kHz pole gives an equivalent noise bandwidth of 1.57 × 396 kHz = 622 kHz, so total output noise is 23.7 nV/√Hz × √622 kHz ≈ 18.7 µV rms. Against a 1 V_pk input (5 V_pk out, 3.55 V rms) that is 106 dB of SNR.把輸入端等效雜訊乘上 5.02 的雜訊增益得到輸出雜訊密度，再乘上雜訊帶寬的平方根。C_f = 100 pF 時，396 kHz 的極點給出等效雜訊帶寬 1.57 × 396 kHz = 622 kHz，因此輸出總雜訊是 23.7 nV/√Hz × √622 kHz ≈ 18.7 µV rms。對 1 V_pk 的輸入（輸出 5 V_pk，3.55 V rms）而言，這是 106 dB 的訊噪比。入力換算雑音に雑音利得 5.02 を掛けて出力雑音密度を求め、さらに雑音帯域幅の平方根を掛ける。C_f = 100 pF なら 396 kHz の極が等価雑音帯域 1.57 × 396 kHz = 622 kHz を与えるので、出力の総雑音は 23.7 nV/√Hz × √622 kHz ≈ 18.7 µV rms。1 V_pk の入力（出力 5 V_pk、3.55 V rms）に対して SNR は 106 dB になる。

Lever可動的地方効くつまみ If you need the last few dB, scale to 402 Ω / 100 Ω: output noise density falls to 16.1 nV/√Hz and total noise to ≈12.7 µV rms with C_f = 1 nF. The price is 20 mA of feedback current at 10 V out — comfortable for a part rated 100 mA, but it is real dissipation.如果還要再擠出最後幾個 dB，就縮成 402 Ω / 100 Ω：輸出雜訊密度降到 16.1 nV/√Hz，搭配 C_f = 1 nF 總雜訊降到約 12.7 µV rms。代價是輸出 10 V 時要 20 mA 的回饋電流——對額定 100 mA 的元件很輕鬆，但那是實實在在的功耗。最後の数 dB が必要なら 402 Ω / 100 Ω まで下げる：出力雑音密度は 16.1 nV/√Hz、C_f = 1 nF との組み合わせで総雑音は約 12.7 µV rms になる。代償は出力 10 V のときの 20 mA の帰還電流——100 mA 定格の部品には余裕だが、確かな消費電力ではある。

6 · DC errors, and the inverting alternative6 · 直流誤差，以及反相接法這個選項6 · DC 誤差と、反転接続という代替案

What lands at the output before any signal arrives.在訊號還沒進來之前，輸出就已經有的東西。信号が来る前から出力に現れているもの。

DC error budget at the output, gain 5.02輸出端的直流誤差預算，增益 5.02出力における DC 誤差バジェット、利得 5.02
Source來源要因	Spec規格規格	At the output在輸出端出力では
Input offset voltage輸入偏移電壓入力オフセット電圧	±25 µV	±125 µV
Offset drift偏移漂移オフセットドリフト	±0.5 µV/°C	±2.5 µV/°C
Input bias current × R_f‖R_g輸入偏壓電流 × R_f‖R_g入力バイアス電流 × R_f‖R_g	±5 pA × 801 Ω	±20 nV

The bias-current term is four orders of magnitude below the offset, which is the useful consequence of a CMOS input: there is no reason to balance the source impedance on the +IN side. Leave it driven directly.偏壓電流那一項比偏移電壓小四個數量級，這正是 CMOS 輸入帶來的好處：沒有理由去平衡訊號源阻抗。+IN 那一側就讓它直接被驅動。バイアス電流の項はオフセットより四桁小さく、これが CMOS 入力の有り難い帰結である：源インピーダンスを平衡させる理由はない。+IN 側はそのまま直接駆動させておくこと。

If you need a phase inversion, use R_f = 5.11 kΩ with R_g = 1.02 kΩ (13.996 dB, −0.004 dB error). Two differences worth knowing: the noise gain becomes 1 + R_f/R_g = 6.01 rather than 5.02, so output noise rises about 1.6 dB; and the closed-loop corner drops to 25 MHz / 6.01 = 4.16 MHz. Both still irrelevant at 40 kHz.如果需要相位反轉，用 R_f = 5.11 kΩ 搭 R_g = 1.02 kΩ（13.996 dB，誤差 −0.004 dB）。有兩點差別值得知道：雜訊增益變成 1 + R_f/R_g = 6.01 而不是 5.02，所以輸出雜訊上升約 1.6 dB；閉迴路轉角頻率也降到 25 MHz / 6.01 = 4.16 MHz。這兩件事在 40 kHz 都還是無關緊要。位相反転が必要なら R_f = 5.11 kΩ と R_g = 1.02 kΩ を使う（13.996 dB、誤差 −0.004 dB）。知っておくべき違いが二つある：雑音利得が 5.02 ではなく 1 + R_f/R_g = 6.01 になるため出力雑音が約 1.6 dB 増えること。そして閉ループのコーナーが 25 MHz / 6.01 = 4.16 MHz まで下がること。どちらも 40 kHz では依然として問題にならない。

7 · Anti-alias filter on the spare channel7 · 用剩下那一通道做抗鋸齒濾波器7 · 余ったチャネルでアンチエイリアスフィルタを作る

At 10 MSPS or faster the enemy is not signal aliasing — it is your own broadband noise folding back.在 10 MSPS 或更快時，敵人不是訊號的疊頻——而是你自己的寬帶雜訊折回來。10 MSPS 以上では、敵は信号のエイリアシングではない——自分自身の広帯域雑音が折り返してくることだ。

With Nyquist at 5 MHz there is nothing in a 40 kHz measurement chain that could alias as a signal. What does fold is noise: channel A puts out 23.7 nV/√Hz across everything up to its 396 kHz C_f pole, and every band of that above 5 MHz — and every band between 100 kHz and Nyquist — lands back on top of your 40 kHz tone. One 2-pole section fixes it and buys 7.5 dB.奈奎斯特頻率在 5 MHz 時，一條 40 kHz 的量測鏈裡不會有任何東西能以訊號的形式疊頻。真正會折回來的是雜訊：A 通道在它 396 kHz 的 C_f 極點以下全頻段都送出 23.7 nV/√Hz，而其中每一段高於 5 MHz 的——以及每一段落在 100 kHz 到奈奎斯特之間的——都會疊回你那個 40 kHz 的訊號上。一級 2 極點濾波器就能解決，還換到 7.5 dB。ナイキストが 5 MHz なら、40 kHz の測定系に信号としてエイリアスし得るものは何もない。実際に折り返るのは雑音である：チャネル A は 396 kHz の C_f 極までの全帯域に 23.7 nV/√Hz を出しており、そのうち 5 MHz より上の帯域——そして 100 kHz からナイキストまでの帯域——がすべて 40 kHz のトーンの上に戻ってくる。2 極セクション一つで解決し、7.5 dB を稼げる。

Channel B has exactly one op amp in it, so you get one second-order section. Take it as a unity-gain Sallen-Key: gain is already done in channel A, and a unity-gain section adds the least noise of any arrangement.B 通道裡只有一顆運算放大器，所以你只能做一級二階節。就把它當單位增益的 Sallen-Key：增益已經在 A 通道做完了，而單位增益的節在所有接法中加的雜訊最少。チャネル B にはオペアンプが一つしかないので、得られるのは二次セクション一つ。これをユニティゲインの Sallen-Key として使う：利得はチャネル A で済んでおり、ユニティゲインのセクションはどの構成よりも雑音の追加が少ない。

Fig 4 — Unity-gain Sallen-Key, channel B pins (5 = +IN B, 6 = −IN B, 7 = OUT B). C1 returns to the output, not to the summing node — that positive feedback at high frequency is what creates the second pole. With R1 = R2 = R, f₀ = 1/(2πR√(C1·C2)) and Q = ½√(C1/C2), so the response shape is set by the capacitor ratio alone: C1/C2 = 2 is Butterworth.圖 4 — 單位增益 Sallen-Key，B 通道腳位（5 = +IN B、6 = −IN B、7 = OUT B）。C1 是回到輸出，不是回到加總節點——高頻時那個正回饋才是第二個極點的來源。取 R1 = R2 = R 時，f₀ = 1/(2πR√(C1·C2))、Q = ½√(C1/C2)，所以響應的形狀只由電容的比值決定：C1/C2 = 2 就是 Butterworth。図 4 — ユニティゲイン Sallen-Key、チャネル B のピン（5 = +IN B、6 = −IN B、7 = OUT B）。C1 は加算ノードではなく出力へ戻る——高周波でのこの正帰還が第二の極を生む。R1 = R2 = R とすると f₀ = 1/(2πR√(C1·C2))、Q = ½√(C1/C2) となり、応答の形はコンデンサの比だけで決まる：C1/C2 = 2 が Butterworth である。

Filter values and what they buy濾波器數值與換到的東西フィルタの定数と、その見返り
Parameter參數パラメータ	Value數值値	Note備註備考
R1 = R2	340 Ω	E96 1%. Low enough that the pair adds only 3.4 nV/√Hz.E96 1%。低到這一對電阻只加 3.4 nV/√Hz。E96 1%。この二本が加える雑音は 3.4 nV/√Hz だけで済む程度に低い。
C1	6.8 nF	C0G/NP0 only — X7R changes value with bias and adds distortion.只能用 C0G/NP0——X7R 的容值會隨偏壓變化，還會加入失真。C0G/NP0 のみ——X7R は印加電圧で容量が変わり、歪みも加わる。
C2	3.3 nF	C1/C2 = 2.06 → Q = 0.718, within 0.04 dB of Butterworth.C1/C2 = 2.06 → Q = 0.718，與 Butterworth 只差 0.04 dB。C1/C2 = 2.06 → Q = 0.718 で、Butterworth との差は 0.04 dB。
f₀	98.8 kHz	2.5× the signal: flat where it matters, steep long before Nyquist.訊號的 2.5×：該平的地方平，遠在奈奎斯特之前就已經很陡。信号の 2.5×：必要なところは平坦で、ナイキストのはるか手前で十分に急峻。
Q	0.718	Butterworth is 0.7071; the excess peaking is +0.04 dB.Butterworth 是 0.7071；多出來的峰值是 +0.04 dB。Butterworth は 0.7071。余分なピークは +0.04 dB。

Fig 5 — Dashed: the Sallen-Key section by itself, −40 dB/decade. Solid: cascaded with the 396 kHz pole already in channel A, giving a third pole for free. At the 5 MHz Nyquist the pair is 90 dB down — comfortably past the 86 dB an ideal 14-bit converter can resolve, so nothing that folds back is above the ADC's own noise floor.圖 5 — 虛線：只有 Sallen-Key 這一節，−40 dB/decade。實線：串上 A 通道裡本來就有的 396 kHz 極點，白拿到第三個極點。在 5 MHz 的奈奎斯特處這一組已經掉了 90 dB——比理想 14 位元轉換器能分辨的 86 dB 還低得很舒服，所以任何折回來的東西都在 ADC 自己的雜訊底線之下。図 5 — 破線：Sallen-Key セクション単体、−40 dB/decade。実線：チャネル A にすでにある 396 kHz の極と縦続接続し、三つ目の極を無料で得たもの。5 MHz のナイキストではこの組で 90 dB 落ちており、理想的な 14 ビット変換器が分解できる 86 dB より余裕をもって下にある。したがって折り返るものは ADC 自身の雑音フロアより下に収まる。

Response at the frequencies that matter在關鍵頻率上的響應重要な周波数における応答
Frequency頻率周波数	2-pole alone僅 2 極點2 極のみ	With C_f pole含 C_f 極點C_f の極も含む	Meaning意義意味
40 kHz	−0.07 dB	−0.12 dB	Passband error, smaller than the resistor tolerance通帶誤差，比電阻的容許誤差還小通過帯域の誤差。抵抗の許容差より小さい
98.8 kHz	−2.88 dB	−3.14 dB	f₀
1 MHz	−40.2 dB	−48.9 dB	Amplifier noise already buried放大器的雜訊已經被埋掉アンプの雑音はすでに埋もれている
5 MHz	−68.2 dB	−90.2 dB	Nyquist at 10 MSPS10 MSPS 時的奈奎斯特頻率10 MSPS でのナイキスト
32.5 MHz	−100.7 dB	−139.0 dB	Nyquist if you run the ADC at its 65 MSPS ceiling若把 ADC 開到它 65 MSPS 的上限，奈奎斯特頻率在這裡ADC を上限の 65 MSPS で回した場合のナイキスト

What the filter does to the noise at the ADC pin濾波器對 ADC 腳位上雜訊的作用ADC ピンにおける雑音に対するフィルタの効果
Contribution貢獻來源寄与	Noise bandwidth雜訊帶寬雑音帯域幅	Output noise輸出雜訊出力雑音
Channel A alone (C_f only)只有 A 通道（僅 C_f）チャネル A 単体（C_f のみ）	622 kHz	18.7 µV rms
Channel A through the filterA 通道經過濾波器之後チャネル A をフィルタ通過後	107 kHz	7.7 µV rms
Filter's own noise (4.50 nV/√Hz)濾波器自己的雜訊（4.50 nV/√Hz）フィルタ自身の雑音（4.50 nV/√Hz）	107 kHz	1.5 µV rms
Total at the ADC在 ADC 端的總和ADC での合計	107 kHz	7.9 µV rms

Result結果結果 7.5 dB quieter, and 113 dB SNR against a 5 V_pk output — 27 dB below what an ideal 14-bit converter can resolve. After this the ADC is the limit, not the analog chain, which is where you want to stop optimising.安靜了 7.5 dB，對 5 V_pk 的輸出有 113 dB 訊噪比——比理想 14 位元轉換器能分辨的還低 27 dB。到這裡限制就落在 ADC，而不是類比鏈，這正是該停止最佳化的位置。7.5 dB 静かになり、5 V_pk 出力に対して SNR は 113 dB——理想的な 14 ビット変換器が分解できる値より 27 dB 下。ここからは限界がアナログ系ではなく ADC 側になるので、最適化はここで止めるのが正しい。

Three things to get right when you build it實際做板時要做對的三件事実際に作るとき外せない三点

Gain first, filter second. Putting the filter ahead of channel A would multiply the filter's own noise by 5.02. In this order the filter attenuates the noise channel A just made.先增益，後濾波。把濾波器放在 A 通道前面，會讓濾波器自己的雜訊被乘上 5.02。照這個順序，濾波器衰減的是 A 通道剛剛製造出來的雜訊。利得を先に、フィルタを後に。フィルタをチャネル A の前に置くと、フィルタ自身の雑音が 5.02 倍される。この順序なら、フィルタはチャネル A が今作った雑音を減衰させる側になる。
C0G/NP0 for C1 and C2, no exceptions. X7R loses a chunk of its capacitance under bias and is piezoelectric — it will move f₀ and add distortion to a signal you are trying to measure to 14 bits.C1 和 C2 一定要 C0G/NP0，沒有例外。X7R 在偏壓下會掉掉一大塊容值，而且有壓電效應——它會讓 f₀ 跑掉，並對你正想量到 14 位元的訊號加上失真。C1 と C2 は C0G/NP0 で、例外なし。X7R は印加電圧で容量を大きく失い、しかも圧電性がある——f₀ を動かし、14 ビットで測ろうとしている信号に歪みを加えてしまう。
Group delay is 2.97 µs at 40 kHz, varying only 236 ns between 30 and 50 kHz. Flat enough that a beat-frequency measurement across that span sees a constant delay, not dispersion. If your band is wider, swap the capacitor ratio for a Bessel alignment (Q = 0.577, C1/C2 = 1.33) and accept a gentler knee.40 kHz 時的群延遲是 2.97 µs，在 30 到 50 kHz 之間只變化 236 ns。夠平，所以跨這段範圍做差頻量測看到的是固定延遲，而不是散射。如果你的頻帶更寬，就把電容比換成 Bessel 排列（Q = 0.577、C1/C2 = 1.33），接受轉折處緩一些。40 kHz における群遅延は 2.97 µs で、30 から 50 kHz の間の変化はわずか 236 ns。十分に平坦なので、この範囲でうなり周波数を測っても分散ではなく一定の遅延として見える。帯域がこれより広いなら、コンデンサ比を Bessel 配置（Q = 0.577、C1/C2 = 1.33）に替え、膝の緩さを受け入れること。

Same f₀, different R/C split — pick by noise or by part size同一個 f₀，不同的 R/C 分配——依雜訊或依元件尺寸來選同じ f₀ で R/C の配分を変える——雑音で選ぶか、部品サイズで選ぶか
R1 = R2	C1 / C2	f₀	Noise雜訊雑音	Trade取捨トレードオフ
107 Ω	22 / 10 nF	100.3 kHz	3.54 nV/√Hz	Quietest; 22 nF C0G is a large, costly part最安靜；但 22 nF 的 C0G 是又大又貴的元件最も静か。ただし 22 nF の C0G は大きく高価な部品
340 Ω	6.8 / 3.3 nF	98.8 kHz	4.50 nV/√Hz	Chosen — best balance採用——平衡最好採用——最もバランスが良い
1.07 kΩ	2.2 / 1.0 nF	100.3 kHz	6.67 nV/√Hz	Smallest caps; resistors now dominate the noise電容最小；但雜訊現在由電阻主導コンデンサは最小。ただし雑音は抵抗が支配する

8 · Before you commit the board8 · 送板之前8 · 基板を確定する前に

Three things this page cannot decide for you.有三件事這一頁替你決定不了。このページでは決められないことが三つある。

Capacitive load. If the stage drives a cable or an ADC input directly, check the datasheet's small-signal overshoot vs C_load curves and add a series isolation resistor (typically 10–50 Ω) if you are past the knee.電容性負載。如果這一級直接驅動一條線或 ADC 的輸入，去查 datasheet 的小訊號過衝 vs C_load 曲線；過了轉折點就串一顆隔離電阻（通常 10–50 Ω）。容量負荷。この段がケーブルや ADC 入力を直接駆動するなら、データシートの小信号オーバーシュート対 C_load の曲線を確認し、膝を越えているなら直列に分離抵抗（通常 10–50 Ω）を入れること。
Input common-mode range. Rail-to-rail input, but confirm the specified range at your actual supply — and remember the non-inverting input sees the full input swing, unlike the inverting connection where that node is a virtual ground.輸入共模範圍。雖然是軌對軌輸入，還是要在你實際使用的電源電壓下確認規格範圍——並且記得非反相輸入會看到完整的輸入擺幅，這點和反相接法（該節點是虛接地）不同。入力同相範囲。レール・ツー・レール入力ではあるが、実際に使う電源電圧での規定範囲を確認すること——そして非反転入力は入力振幅の全体を受けることを忘れないように。そのノードが仮想接地になる反転接続とは異なる。
Source impedance. The gain equation assumes the source can drive +IN stiffly. A high source impedance forms a divider with nothing — but it does form a pole with the input capacitance, so keep R_source · C_in well above 40 kHz.訊號源阻抗。增益公式假設訊號源能硬硬地驅動 +IN。高的源阻抗不會和任何東西形成分壓——但它會和輸入電容形成一個極點，所以要讓 R_source · C_in 遠在 40 kHz 之上。源インピーダンス。利得の式は信号源が +IN をしっかり駆動できることを前提にしている。高い源インピーダンスは何かと分圧を作るわけではないが、入力容量とともに極を作る。したがって R_source · C_in は 40 kHz よりずっと上に保つこと。