雜項筆記Misc Ideas技術ノート

持續累積的隨手筆記與小型探索。A running list of side notes and small explorations.書き留めたメモと小さな探究の記録です。随時更新しています。

1 穩態給藥:單次與分次Steady-State Dosing: Single vs Split定常状態の投与：単回投与と分割投与
為什麼把每日劑量分次服用會讓曲線變平緩,平均暴露量卻維持不變。Why dividing a daily dose smooths the curve but leaves average exposure unchanged.1 日量を分割して投与すると血中濃度の変動がなだらかになる一方で、平均曝露量は変わらない理由。
2 場與波電磁學 — ChengField and Wave Electromagnetics — Cheng場と波の電磁気学 — Cheng
電磁學讀書筆記。Study notes for electromagnetics.電磁気学の読書ノート。
3 訊號與系統 — Oppenheim(第 1–10 章)Signals & Systems — Oppenheim (Ch1–Ch10)信号とシステム — Oppenheim（第 1〜10 章）
訊號與系統讀書筆記。Study notes for signals and systems.信号とシステムの読書ノート。
4 HSMC 腳位對照表HSMC Pin MapHSMC ピン対応表
Terasic DE25 開發板的 HSMC ↔ ADA 腳位對應。HSMC ↔ ADA pin mapping for the Terasic DE25 development kit.Terasic DE25 開発ボードの HSMC ↔ ADA ピン対応。
5 射頻與微波電路設計 — 學習指南(第 2–6 章)RF & Microwave Circuit Design — Study Guides (Ch2–Ch6)RF・マイクロ波回路設計 — 学習ガイド（第 2〜6 章）
章節索引:雜訊與失真、低雜訊與功率放大器、混頻器、振盪器與合成器,以及收發機架構。Chapter index: noise & distortion, low-noise and power amplifiers, mixers, oscillators & synthesizers, and receiver/transmitter architectures.章別の索引：雑音と歪み、低雑音増幅器と電力増幅器、ミキサ、発振器とシンセサイザ、および送受信機アーキテクチャ。
6 數位邏輯與 Verilog — 學習指南與習題Digital Logic & Verilog — Study Guide & Exercisesデジタル論理と Verilog — 学習ガイドと演習
數位電路設計(Verilog)的分級學習指南與練習題。Tiered study guide and practice problems for digital circuit design with Verilog.Verilog によるデジタル回路設計の、段階別学習ガイドと練習問題。
7 業界資深工程師轉博士生的指導策略總結Supervising a Senior Industry Engineer Who Became a PhD Student業界のシニアエンジニアが博士課程に進んだ場合の指導方針
業界資深工程師轉為博士生時的指導策略整理。Mentoring strategies for a senior industry engineer transitioning to a PhD student.業界経験の長いエンジニアが博士課程の学生となる際の、指導戦略をまとめたもの。
8 URSI GASS 2026 — 克拉科夫URSI GASS 2026 — KrakówURSI GASS 2026 — クラクフ
URSI 2026 年大會的逐日議程瀏覽工具。Day-by-day session browser for the URSI General Assembly 2026.URSI 2026 年総会の、日程別セッション閲覧ツール。
9 課程內容對應表Course Content Mapping科目内容対応表
d143010009 馬嘉鴻的學分抵免課程內容對照。Credit-transfer course content comparison for d143010009 馬嘉鴻.d143010009 馬嘉鴻の単位認定にかかる科目内容の対照表。
10 SIL / DSIL 雷達靈敏度設計SIL / DSIL Radar Sensitivity DesignSIL / DSIL レーダーの感度設計
SIL / DSIL 雷達靈敏度的設計筆記。Design note on SIL / DSIL radar sensitivity.SIL / DSIL レーダーの感度に関する設計ノート。
11 為什麼 SDM 無法把 RBF 載入 FPGAWhy the SDM Cannot Load the RBF into the FPGASDM が RBF を FPGA にロードできない理由
SMMU 位址轉譯不一致造成 “timeout waiting for svc layer buffers” 的完整分析（Agilex 5 / DE25-Standard）。A full analysis of how inconsistent SMMU address translation produces “timeout waiting for svc layer buffers” (Agilex 5 / DE25-Standard).SMMU のアドレス変換の不整合が “timeout waiting for svc layer buffers” を引き起こす仕組みの詳細な分析（Agilex 5 / DE25-Standard）。
12 Device Tree 的 iommus、svc 與 method = “smc”Device Tree iommus, svc and method = “smc”Device Tree の iommus、svc と method = “smc”
姊妹篇：phandle 機制、位址空間、SMC conduit、altr,smmu_enable_quirk，以及為什麼「只移除 svc 的 iommus」行不通。Companion note: the phandle mechanism, address spaces, the SMC conduit, altr,smmu_enable_quirk, and why “just remove svc's iommus” does not work.姉妹編：phandle の仕組み、アドレス空間、SMC conduit、altr,smmu_enable_quirk、そして「svc の iommus を外すだけ」では解決しない理由。
13 VCU118 上電不穩定 — PGOOD 紅燈、VCCINT 未啟動Unstable VCU118 Power-Up — Red PGOOD, VCCINT Not Coming UpVCU118 の電源投入が不安定 — PGOOD 赤点灯、VCCINT が起動しない
隨機上電失敗的證據整理、根因假設排序、診斷決策樹與逐步排查 SOP（VCU118 Rev 2.0 / VU9P，含中英雙語版本）。Evidence for the intermittent power-up failures, ranked root-cause hypotheses, a diagnostic decision tree and a step-by-step troubleshooting SOP (VCU118 Rev 2.0 / VU9P, bilingual).間欠的な電源投入失敗の証拠の整理、根本原因仮説の優先順位づけ、診断のディシジョンツリー、および手順化したトラブルシューティング SOP（VCU118 Rev 2.0 / VU9P、中英二言語版）。
14 相位消除 SIL 超音波雷達 — 學習指南Phase-Canceling SIL Ultrasonic Radar — Study Guide位相打ち消し SIL 超音波レーダー — 学習ガイド
Yu & Horng (IEEE TBioCAS 2020) 導讀：用可調延遲線 + PI 回授把 SIL 雷達釘在 θ=π 線性工作點，於 14 個波長內線性量測呼吸與心跳；含小訊號模型、控制器設計與 DSIL 對照。A walkthrough of Yu & Horng (IEEE TBioCAS 2020): a tunable delay line plus PI feedback locks the SIL radar at the θ=π linear operating point, measuring respiration and heartbeat linearly within 14 wavelengths; includes the small-signal model, controller design and the DSIL comparison.Yu & Horng (IEEE TBioCAS 2020) の解説：可変遅延線と PI フィードバックにより SIL レーダーを θ=π の線形動作点に固定し、14 波長以内で呼吸と心拍を線形に計測する手法。小信号モデル、制御器設計、DSIL との比較を含みます。
15 射頻前端中的方向耦合器The Directional Coupler in an RF Front-EndRF フロントエンドにおける方向性結合器
為什麼腕式感測 RFFE 會在功率放大器與線圈之間放一顆耦合器 — 四埠理論、方向性如何產生、反射量測,以及它帶來的校正極限。Why a wrist-sensing RFFE puts a coupler between the PA and the coil — four-port theory, how directivity arises, reflectometry, and the calibration limit it imposes.手首装着型センシングの RFFE が電力増幅器とコイルの間に結合器を置く理由 — 四端子対理論、方向性が生じる仕組み、反射測定、そしてそれがもたらす校正上の限界。
16 URSI GASS 2026 — 投影片修改建議URSI GASS 2026 — Slide Deck ReviewURSI GASS 2026 — スライド修正提案
腕式生命徵象 DSIL 低中頻雷達口頭報告投影片的逐輪審視:如何把「硬體導覽」改寫成動機 → 缺口 → 貢獻 → 方法 → 證據 → 結論的會議敘事、三輪比對的 P0／P1 清單、時間分配與 Q&A 預備,以及第 13／14 張結果圖表的資料一致性與改版。A round-by-round review of the conference deck for the wrist-based DSIL low-IF vital-sign radar: how to recast a hardware tour as motivation → gap → contribution → method → evidence → conclusion, the P0/P1 lists from three comparison rounds, time budget and Q&A preparation, plus the slide 13/14 data-consistency fix and redesigned results figures.手首装着型バイタルサイン DSIL 低 IF レーダーの口頭発表スライドを、複数回にわたり見直した記録：「ハードウェアの紹介」を動機 → 課題 → 貢献 → 手法 → 根拠 → 結論という学会向けの筋立てに組み替える方法、3 回の比較検討から得た P0／P1 リスト、時間配分と質疑応答の準備、さらに 13／14 枚目の結果図のデータ整合性の修正と作り直しまで。
17 各國醫療照護指數排名(Numbeo) ↗Health Care Index by Country (Numbeo) ↗国別医療指数ランキング（Numbeo） ↗
外部連結:Numbeo 依使用者調查編製的各國醫療照護指數排名 — 涵蓋技術與人員素質、設備、等候時間與費用等分項。External link: Numbeo's survey-based ranking of national health-care systems — sub-scores for skill and competency of staff, equipment, waiting time and cost.外部リンク：Numbeo による利用者調査にもとづく各国の医療制度ランキング — 医療従事者の技能、設備、待ち時間、費用などの項目別スコアを収録。
18 Emgality 給付申請指南 — 頭痛日誌表格產生器 ↗Emgality Application Guide — Headache Diary Sheet Generator ↗Emgality 給付申請ガイド — 頭痛ダイアリー作成ツール ↗
本公司子網站 emgality.jktek.com.tw：填入性別、月經期間與日誌起算日，就能產生偏頭痛預防針劑 Emgality（galcanezumab）健保給付申請所需的 90 天頭痛日誌表格，一月一張、可直接列印或存成 PDF。全部在瀏覽器本機運算，不需帳號、不上傳資料；中英雙語。本站僅為填表指引，產生的是範例資料，不可作為用藥依據。Our sister subdomain emgality.jktek.com.tw: enter gender, menstruation window and a diary start date to build the 90-day headache-diary sheets an Emgality (galcanezumab) migraine-prevention reimbursement application asks for — one sheet per month, ready to print or save as PDF. Everything runs locally in the browser: no account, no upload, and the interface is bilingual. A form-filling guide only — the generated content is sample data and must not be used to guide medication.当社のサブサイト emgality.jktek.com.tw：性別、月経期間、ダイアリーの起算日を入力すると、片頭痛予防注射薬 Emgality（ガルカネズマブ）の保険給付申請に必要な 90 日分の頭痛ダイアリー表を 1 か月あたり 1 枚で作成でき、そのまま印刷または PDF として保存できます。処理はすべてブラウザ上でローカルに行われるため、アカウント登録もデータのアップロードも不要です。中国語・英語の二言語に対応しています。本サイトは記入の手引きにすぎず、生成されるのはサンプルデータですので、服薬の判断に用いることはできません。
19 relay_feedback2.v — 互動式模擬relay_feedback2.v — Interactive Simulationrelay_feedback2.v — インタラクティブ・シミュレーション
DSIL 雷達中繼電器回授震盪器 RTL 的位元精確瀏覽器模擬（由 relay_feedback2_gui.py 移植為 JavaScript）：拉動 kg 與 fclk 滾桿，即時看穩態波形、頻譜與 f₀ ≈ √kg / (1024π)·fclk 的驗證。RTL 本身無量綱、逐樣本運算，時鐘只重新縮放時間與頻率軸。A bit-accurate in-browser simulation of the relay-feedback oscillator RTL used in the DSIL radar (ported from relay_feedback2_gui.py to JavaScript): drag the kg and fclk sliders to watch the steady-state waveform, the spectrum and the f₀ ≈ √kg / (1024π)·fclk relation confirm itself. The RTL is dimensionless and per-sample, so the clock only rescales the time and frequency axes.DSIL レーダーで用いるリレー帰還発振器 RTL の、ビット精度のブラウザ内シミュレーション（relay_feedback2_gui.py を JavaScript に移植）：kg と fclk のスライダーを動かすと、定常状態の波形、スペクトル、そして f₀ ≈ √kg / (1024π)·fclk の関係が成り立つ様子をその場で確認できます。RTL は無次元かつサンプル単位で動作するため、クロックは時間軸と周波数軸を再スケールするだけです。
20 hilbert_90.v — 任意時鐘下的精確 90° I/Qhilbert_90.v — Exact 90° I/Q at Any Clockhilbert_90.v — 任意のクロックで正確な 90° の I/Q
hilbert90_gui.py 的位元精確 JavaScript 移植版：以 relay_feedback2.v 震盪器（kg = 166）為輸入，經 L = 62 的二抽頭 Hilbert 對分成 I/Q，完全照 new40kHz4.v 的接法。震盪頻率以樣本數設定，因此隨 fclk 縮放，I 與 Q 的相位差則不受影響。A bit-accurate JavaScript port of hilbert90_gui.py: the relay_feedback2.v oscillator (kg = 166) feeds the L = 62 two-tap Hilbert pair that splits it into I and Q, wired exactly as in new40kHz4.v. The oscillation frequency is set in samples, so it scales with fclk — the I-vs-Q phase does not.hilbert90_gui.py をビット精度で JavaScript に移植したものです：relay_feedback2.v の発振器（kg = 166）を入力とし、L = 62 の 2 タップ・ヒルベルト対で I と Q に分離します。結線は new40kHz4.v とまったく同じです。発振周波数はサンプル数で指定するため fclk に応じて変化しますが、I と Q の位相差は影響を受けません。
21 SCSIL 混合模式雷達與 FEA — 學習指南SCSIL Hybrid-Mode Radar & FEA — Study GuideSCSIL ハイブリッドモードレーダーと FEA — 学習ガイド
單次轉換自我注入鎖定（SCSIL）雷達導讀：SILO 固定在 2.4 GHz 當 IF 級，掃頻期間鎖定範圍不隨頻率變動；拍頻訊號的相位則當作「距離解析度何時失效」的偵測器，再用迭代式頻率估計演算法（FEA）把重疊的 tone 一個個剝出來 — 以 150 MHz 掃頻頻寬做到 0.6 倍正規化徑向間距，並在 FMCW／CW 兩模式間切換，同時取得多人各自的距離、呼吸率與心率。含公式推導、電纜組驗證、FEA vs MUSIC vs CLEAN 比較與練習題。A walkthrough of the single-conversion self-injection-locked (SCSIL) radar: a SILO fixed at 2.4 GHz acts as the IF stage so the locking range stays constant across the sweep, the phase of each beat-frequency tone doubles as a detector for when range resolution has broken down, and an iterative frequency-estimation algorithm (FEA) peels the overlapping tones off one at a time — 0.6 normalized radial spacing out of only 150 MHz of sweep bandwidth, with FMCW/CW mode switching that yields range, respiration rate and heart rate for several subjects at once. Includes the derivations, the cable-set verification, an FEA vs MUSIC vs CLEAN comparison and practice problems.単一変換型の自己注入同期（SCSIL）レーダーの解説：SILO を 2.4 GHz に固定して IF 段として使うことで掃引中も同期範囲を一定に保ち、ビート信号の位相から距離分解能が破綻する時点を検出し、反復型の周波数推定アルゴリズム（FEA）で重なったトーンを一つずつ取り出します。150 MHz の掃引帯域で正規化径方向間隔 0.6 を達成し、FMCW／CW モードを切り替えて複数人の距離・呼吸数・心拍数を同時に取得します。式の導出、ケーブルによる検証、FEA と MUSIC・CLEAN の比較、練習問題を含みます。
22 40 kHz 雷達 IQ 訊號處理系統 — 模組參考指南40 kHz Radar IQ Signal Processing System — Module Reference Guide40 kHz レーダー IQ 信号処理システム — モジュール参考ガイド
DSIL 雷達 FPGA 核心 _1Mhz_beta010.v 的逐模組導讀：時鐘產生、繼電器回授震盪器、解調與抗飽和 PI 相位鎖定、hilbert_90 二抽頭 I/Q 對、定點數影像抑制與雜波消除、UART／PWM 輸出；每個模組附方塊圖、Q 格式定點約定、延遲預算與對應的 iverilog 測試平台。A module-by-module walkthrough of the DSIL radar FPGA core _1Mhz_beta010.v: clock generation, the relay-feedback oscillator, demodulation and the anti-windup PI phase lock, the hilbert_90 two-tap I/Q pair, fixed-point image rejection and clutter cancellation, and the UART/PWM outputs — each with a block diagram, the Q-format fixed-point convention, the latency budget and its matching iverilog testbench.DSIL レーダー FPGA コア _1Mhz_beta010.v のモジュール別解説：クロック生成、リレー帰還発振器、復調とアンチワインドアップ PI 位相同期、hilbert_90 による 2 タップ I/Q 対、固定小数点のイメージ除去とクラッタ除去、UART／PWM 出力。各モジュールにブロック図、Q フォーマットの固定小数点規約、遅延予算、対応する iverilog テストベンチを添えています。
23 DSIL 設計筆記 — 接收訊號命名與 clutter_cancel／CC_Saver 整理DSIL Design Notes — Rx Signal Names and the clutter_cancel / CC_Saver Clean-UpDSIL 設計ノート — 受信信号の命名と clutter_cancel／CC_Saver の整理
九則以 git 紀錄為依據的設計決策筆記：Rx_ir_Amped_DB 作為鎖定迴路的空中回授脈衝、Clutter_weak「不值得消除」旗標、fb_pulse 賦值順序為何不是 bug、_ir／_B 字尾整理、送進峰值擷取器的兩級 Rx_ir_B_d1/_d2 重定時與雙時鐘邊緣的來由、CC_Saver 第三次自動選路實驗與整理後的埠位，以及 clutter_cancel 的功能與演變。中英雙語。Nine design-decision notes grounded in the git record: Rx_ir_Amped_DB as the lock loop's over-the-air feedback pulse, the Clutter_weak "not worth cancelling" flag, why the fb_pulse assignment order is not a bug, the _ir/_B suffix hygiene, the two-stage Rx_ir_B_d1/_d2 re-time into the peak extractors and why it uses both clock edges, CC_Saver's third auto-selection experiment and its ports after the clean-up, and what clutter_cancel does and how it evolved. Bilingual.git の履歴に基づく 9 件の設計判断ノート：ロックループの空中帰還パルスとしての Rx_ir_Amped_DB、「除去する価値なし」を示す Clutter_weak フラグ、fb_pulse の代入順がバグではない理由、_ir／_B 接尾辞の整理、ピーク抽出器へ送る 2 段の Rx_ir_B_d1/_d2 リタイミングと両クロックエッジを使う経緯、CC_Saver の 3 回目の自動選択実験と整理後のポート、そして clutter_cancel の機能と変遷。中英二言語。